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[Verilog] wire/reg宣言は使う前にしやがれ Verilog

[Verilog] wire/reg宣言は使う前にしやがれ

本業の傍らで最近は副業としてマイコン案件とかFPGA案件とか依頼されることもあって平日夜や休日を使って対応してます。その程度の時間なので小規模案件です。もちろん本業の会社には許可申請済みですし、本業と関係ない業界のみとかでまぁ細かい規約はあ...
2023/08/06
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[ALTERA][Quartus][FPGA] 合成属性の書き方について調べてみた Verilog

[ALTERA][Quartus][FPGA] 合成属性の書き方について調べてみた

先日はステートマシンの自動エンコード機能について調べてみました。その続きで、合成属性の書き方についても調べてみたので備忘録として記載しておきます。Quartusの方でステートマシンのエンコード形式を指定してしまうと全部同じ形式になってしまい...
2023/03/31
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ChatGPTにVerilog書かしてみた　そろそろ引退しよう Verilog

ChatGPTにVerilog書かしてみた　そろそろ引退しよう

今話題のAIさんです。私の仕事も奪われるのか試すべく、ChatGPTにVerilog書かせてみました。すばらしい。ちゃんと書くし説明もしてくれるんですね。さらに追加。文脈の理解がすごいですね。前のチャットから繋がってるのに。しかし、ちゃんと...
2023/03/24
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[FPGA][ALTERA][Quartus] ステートマシンの合成属性について調べてみた Verilog

[FPGA][ALTERA][Quartus] ステートマシンの合成属性について調べてみた

前回はステートマシンのQuartusのオプションについて見たかと思います。今回はソースに埋め込む合成属性？オプション？プラグマ？なんて呼ぶのがメジャーなのかわかりませんが、その書き方について調べてみました。調べたっていうか試行錯誤の結果です...
2023/03/19
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[FPGA][ALTERA] ステートマシンの自動エンコード機能 Verilog

[FPGA][ALTERA] ステートマシンの自動エンコード機能

社内FPGA派遣業のお話の続き。今回はステートマシンですソースコードを見てたら、各設計者が一生懸命ステートの値を決めていて、モジュールによってはワンホットだったり、バイナリだったりグレイだったりとそれぞれのようです。書いている人によるポリシ...
2023/03/18
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[Verilog] parallel_caseを理解して使ってるんですか？ Verilog

[Verilog] parallel_caseを理解して使ってるんですか？

自部署の業務がなくなってきててそろそろ部署が潰されそうな感じ。なので、社内派遣業と化して、とある部署にてFPGA開発のヘルプの業務やってます。で、そこのFPGAのバグ修正に伴う一連の修正作業をお願いされているんですが、まずろくな仕様書がない...
2023/03/12
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FPGAマガジン

が創刊だそうだ。あの トラ技 でさえも今は風前の灯火のような状態になってます。インターフェースはどうなのかな。黒い頃のインターフェースはハードの記事も多く結構読んでたんですけどね。（今回大量に処分しましたが。。。）
2013/02/27
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Verilogなお仕事

今回は Verilog ネタです。本当は本職に近いこんなネタばかり書きたいんですが、本職と言いながらも遠ざかっていたものですから。。。でも、先月職場異動して、久しぶりに FPGA 設計の職に戻って来ました。この仕事してると給料は上がらないん...
2013/01/16
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